Maintenant, les dernières rumeurs concernant le noyau du processeur de nouvelle génération d'AMD ont frappé, et ils ont l'air assez épicés. Tout d'abord: tarifs d'horloge. Celui-ci n'est pas strictement nouveau; Il a été divulgué pour la première fois en février. Cependant, la même source a doublé les affirmations et dit que 7 GHz n'est pas hors de question. Il a cessé de dire que les processeurs AMD atteindraient définitivement 7 GHz, mais ont dit que les prochains processeurs de bureau d'AMD battraient 6 GHz, et « pas 6.1 ou 6,2 GHz ».
Image: la loi de Moore est morte (YouTube)
Si cela semble fou, n'oubliez pas que nous parlons d'un pure de pure de pure multi-nœuds ici, et en outre, nous envisageons également une transition vers la fabrication de GAAFET (bien que le processus TSMC N2 utilisé n'ait pas la livraison de puissance à dos comme Intel 18A.) Les processeurs actuels d'AMD ont déjà atteint 5,7 GHz sans excédent; 6 GHz n'est pas particulièrement difficile à réaliser; Même 6,4 GHz représente à peine une augmentation de 10% des taux d'horloge.
Cependant, cette bosse de fréquence d'horloge s'accompagnera également d'une jolie petite bosse à l'IPC. Youtuber La loi de Moore est morte Citations « Un de [his] Les meilleures sources AMD « comme notant que le silicium Zen 6 final aura » IPC à virgule flottante 6-8% plus élevée contre Zen 5. « Ce n'est pas excitant, mais n'oubliez pas que les mathématiques à point flottantes ne sont qu'une seule pièce du puzzle. Il y a d'autres fonctionnalités dans le zen 6 qui peuvent améliorer les performances par horloge de manière intéressante, comme en réduisant la latence de base au noyau. Plus dans un moment.
L'autre moitié de cette fuite, comme vous pouvez le voir, est les affirmations de la source anonyme de la fuite concernant la prochaine génération de cache V 3D. En tant que rafraîchissement, 3D V-Cache est le terme d'AMD pour sa technologie de cache empilée où il associe la puce logique d'un processeur avec un morceau de silicium séparé qui est principalement juste SRAM. Historiquement, cela triple le cache L3 disponible pour les cœurs de processeur de ce chiplet. Eh bien, Zen 6 obtient une bosse à 48 Mo de cache L3 par CCD pour maintenir le rapport cache par noyau, et donc les piles de cache V 3D pour Zen 6 obtiennent également une bosse à 96 Mo.
Ce n'est pas la fin de l'histoire, cependant. La rumeur dit dans les générations précédentes que la DMA pouvait être réalisée par un processeur V-Cache 3D avec plusieurs piles de cache appliquées. AMD n'a jamais expédié de processeur de cette façon à ce jour, mais la source de MLID affirme que AMD a vérifié cette capacité sur Zen 6 parties. Cela entraînerait un processeur avec quelque 240 Mo de cache L3 sur un seul CCD, soit environ 20 Mo de cache L3 par noyau de CPU Zen 6 individuel. Ce serait une quantité incroyable de cache CPU, et cela aurait probablement un effet délétère sur la latence d'accès au cache, c'est exactement pourquoi AMD ne le fera probablement pas. La pensée est cependant alléchante.
Autres détails clés sur Zen 6 La loi de Moore est morte a précédemment divulgué, notamment que les puces incluront prétendument « Dies de pont » entre les CCD tenant les cœurs de CPU et le Ciod, et que les processeurs mobiles Zen 6 seront pour la première fois des conceptions de chiplet. Ce dernier est simple: le successeur de Gorgon Point (lui-même un rafraîchissement de Strix Point) utilisera les mêmes CCD que les autres processeurs Zen 6, ce qui signifie plus de noyaux compacts « C » et aucune réduction du cache L3 par rapport aux CPU de bureau. Cela signifie également que les APU d'AMD pourraient recevoir le cache V 3D pour la première fois, ce qui est une perspective fascinante.
L'autre détail est sans doute plus percutant pour la plupart des utilisateurs, et il a été initialement divulgué par l'Everest (@ olrak29_). Par « Bridge Dies », ils se réfèrent probablement à l'utilisation de la technologie « interconnexion locale de silicium » de TSMC (LSI). Vous pouvez raisonnablement considérer LSI comme la version TSMC du pont d'interconnexion multi-die intégré d'Intel (EMIB). Essentiellement, plutôt que d'utiliser des fils dans un interposeur, les connexions entre les chiplets sont effectuées à l'aide d'un pont avec plusieurs couches de routage. Cela fournit une solution plus compacte, plus efficace et plus rapide; Si cela est vrai, cela pourrait signifier la latence de la mémoire et la latence de base au noyau sur les processeurs Zen 6 pourraient être aussi faibles que jamais.
Est-ce que tout cela est vrai? Il n'y a pas de récit. La loi de Moore est morte est connue pour diffuser du bunkum de temps en temps, mais il est également connu pour ramasser des fuites exclusives des années d'avance sur quelqu'un d'autre. Tout ce dont nous avons parlé aujourd'hui semble entièrement plausible, à part l'idée qu'AMD expédiera en fait un processeur de jeu avec 240 Mo de cache L3. Pourtant, Zen 6 a l'air incroyable pour les joueurs. La latence de la mémoire réduite due au LSI, les bosses à la fois à IPC et à l'horloge, quatre cœurs de CPU supplémentaires par CCD, et une augmentation d'accompagnement du cache L3 sont toutes les bienvenues.